Questions d'entretien Digital IC Verification Intern chez Cadence Design Systems

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Cadence Design Systems

Entretiens

Entretien pour Digital IC Verification Intern

15 mars 2022

Candidat à l'entretien anonyme

Aucune offre

Expérience neutre

Entretien moyen

Candidature

J'ai postulé en ligne. Le processus a pris 2 semaines. J'ai passé un entretien chez Cadence Design Systems (Nankin, Jiangsu) en mars 2020

Entretien

I'm a undergraduate student. After submiting CV on the official website, an HR contacted me by phone. Then she set the interview to just 3 days afterwards. The interviewer is a senior engineering at Cadence, who is very kind.

Questions d'entretien [1]

Question 1

Do you familiar with UVM verification method？How's your script writing? (She asked nothing related to semiconductor or Integrated circuits).

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